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language/Verilog25

[vcs] coverage option 정리 기존에 올렸던 포스팅을 보다보니 coverage option정리를 위해 포스팅을 합니다 leehc257.tistory.com/64?category=896295 [vcs] vcs, verdi, systemverilog tutorial 강의 www.youtube.com/channel/UCie9pbYjNDqWhmpNz_l3b3Q KK SystemVerilog KK와 함께하는 System Verilog www.youtube.com sysnopsys에서 좋은 강의자료를 올려논 것 같아 공유합니다. leehc257.tistory.com coverage compile command : vcs -cm "option" coverage compile command : simv -cm "option" ※ option lis.. 2021. 4. 24.
[verilog] compile 없이 입력조건 변경 설계를 하다보면 simulation 조건만을 바꿔서 돌리는(regression)같은 작업을 할 때가 있는데 아래 블로그가 정리를 잘해놓아 공유합니다. donny.co.kr/wp/?p=231 [Verilog] 새로 컴파일하지 않고 테스트 입력/조건을 바꾸는 방법 Donny | Design, Simulation, Verification, Verilog donny.co.kr 2021. 4. 16.
uvm study 기존 블로그에서 공부하려고 했을 때, 아무것도 모르는 초보자입장에서 하다보니 어려운 부분이 많이 있었는데 우연찮게 좋은 블로거를 만나서 직접만드신 책을 구입하였습니다. 앞으로 공부 좀 다시 해보도록 하겠습니다. 그보다 먼저 이전에 올렸던 leehc257.tistory.com/64 [vcs] vcs, verdi, systemverilog tutorial 강의 www.youtube.com/channel/UCie9pbYjNDqWhmpNz_l3b3Q KK SystemVerilog KK와 함께하는 System Verilog www.youtube.com sysnopsys에서 좋은 강의자료를 올려논 것 같아 공유합니다. leehc257.tistory.com 이 글보면 systemverilog 강의가 있는데 우선 다보.. 2021. 4. 11.
[vcs] vcs, verdi, systemverilog tutorial 강의 www.youtube.com/channel/UCie9pbYjNDqWhmpNz_l3b3Q KK SystemVerilog KK와 함께하는 System Verilog www.youtube.com sysnopsys에서 좋은 강의자료를 올려논 것 같아 공유합니다. 2021. 4. 10.
[verilog] casex, casez 차이 보통 digital logic을 design 하다보면 if, case문을 사용할 때가 있습니다. if문이나 case문의 경우 들어오는 data의 정보가 명확하게 RTL code로 표현이 되기 때문에 사용하는데 있어서는 그다지 문제가 되지 않습니다. 그러나 don't care, 'z' 같은 신호들을 처리해야 한다고 할 때는 어떻게 처리하는지 알아보도록 하겠습니다. 우선 먼저 casex, casez 같은 것으로 코드를 작성하면 합성이 되는가에 대한 질문이 있을 수 있는데 대답은 'yes'입니다. (저도 구글링하다가 알았습니다.) 1. casex 'X', 'Z'를 모두 don't care 처리 2'b1x = 2'b10, 2'b11, 2'b1x, 2'b1z 3'b1xz = 3'b100, 3'b101, 3'b11.. 2021. 4. 10.
[vcs] 명령어 및 option 정리 synopsys사의 VCS와 verdi는 digital logic을 검증하는데 사용하는 compiler, simulation, debug tool 입니다. 주로 명령어 창에서 옵션들을 다양하게 붙여서 사용하는데 주로 사용하는 옵션들만 몇개 정리해보겠습니다 1. VCS kdb는 compile시 생성되는 logic의 design file 이며, fsdb는 simulation 파형이 저장되는 파일입니다. -kdb KDB file 생성 -sverilog systemverilog 사용 -full64 64bit simulation -reportstats performance/memory 사용량이 report로 출력 -timescale=1ns/1ps compile시 사용할 timescale -l 파일명 log fil.. 2021. 4. 9.

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