[verilog] compile 없이 입력조건 변경

설계를 하다보면 simulation 조건만을 바꿔서 돌리는(regression)같은 작업을 할 때가 있는데

 

아래 블로그가 정리를 잘해놓아 공유합니다.

 

donny.co.kr/wp/?p=231

 

 

[Verilog] 새로 컴파일하지 않고 테스트 입력/조건을 바꾸는 방법