language/Verilog25 [verilog] image 입/출력 설계 입력 받은 이미지를 verilog에서 영상 신호에 맞춰 뽑아주는 module을 설계해보려 합니다 1. image RGB channel 우선 우리가 알고 있는 이미지는 각 위치에 R, G, B값을 가지고 있으며 application 마다 다르겠지만 보통 8bit의 resolution을 가지고 있습니다. 2. display signal 우리가 쓰는 PNL에서는 아래와 같은 신호를 사용하여 PNL을 구동시킵니다 우선 하나하나 설명 해보자면 - Vsync : 영상의 frame을 표현하는 파형 - Hsync : 영상의 세로를 표현하는 파형 설명이 약간 부족하지만 실제로는 위의 sync신호에 margin들을 더합니다 위의 그림으로 표현하면 X Resolution의 길이가 실제로 영상의 가로 길이만큼 구동에 필요 시.. 2021. 1. 23. 이전 1 2 3 4 5 다음
