verilog generate1 [verilog] generate 사용하기 RTL 설계하다보면 동일 block을 여러번 instance 할 경우가 생깁니다 이때 1~2개만 추가하는거면 모르겠지만 수십개를 추가하기에는 너무 효율이 좋지않아 gererate라는 keyword를 사용하여 설계를 한다고 합니다(저도 최근 공부하면서 알게됬네요) 참고한 사이트는 아래와 같습니다 www.chipverify.com/verilog/verilog-generate-block Verilog generate block A generate block allows to multiply module instances or perform conditional instantiation of any module. It provides the ability for the design to be built base.. 2021. 1. 31. 이전 1 다음
