language68 [systemC] systemC study hardware architecture를 빠르게 탐색 및 기능 검증을 위한 systemC language 공부를 시작하려합니다. 기존에 UVM의 경우는 책은 샀는데 회사에서 하고있는 업무와 연관성이 낮아 천천히 조금씩 공부를 하고, systemC를 본격적으로 study하겠습니다. 2021. 4. 28. [linux] tar, zip, gz 압축/해제 tar 압축 tar -cvf 압축파일명.tar 압축대상 tar 압축 해제 tar -xvf 압축파일명.tar tar.gz 압축 tar -zcvf 압축파일명.tar.gz 압축대상 tar.gz 압축 해제 tar -zxvf 압축파일명.tar.gz zip 압축 zip 압축파일명.zip 압축대상 zip 압축 해제 unzip 압축파일명.zip 2021. 4. 27. [vcs] coverage option 정리 기존에 올렸던 포스팅을 보다보니 coverage option정리를 위해 포스팅을 합니다 leehc257.tistory.com/64?category=896295 [vcs] vcs, verdi, systemverilog tutorial 강의 www.youtube.com/channel/UCie9pbYjNDqWhmpNz_l3b3Q KK SystemVerilog KK와 함께하는 System Verilog www.youtube.com sysnopsys에서 좋은 강의자료를 올려논 것 같아 공유합니다. leehc257.tistory.com coverage compile command : vcs -cm "option" coverage compile command : simv -cm "option" ※ option lis.. 2021. 4. 24. [makefile] :=, =, += 차이 최근에 다른 code들을 보며 skill up을 하고 있는데 우연찮게 nvidia code를 보다보니 아래와 같은 구문이 있어 글을 남깁니다 makefile을 사용할 경우 변수 선언을 위해 = 를 사용하게 됩니다 이때 변수가 여러번 사용되면서 변경이 된다고 한다면 = 을 사용하면 다른 결과가 나오는데 code를 아래와 같이 작성을 하게 되면 결과가 어떻게 나올까요?? 우리가 원한건 A, B가 차례대로 호출이 되어야 할 것 같지만, 실제 결과는 이렇게 B가 두번 호출이 됩니다. 그 이유는 make file안에서는 = 는 최종적으로 실행하는 단계(run을 돌리는)에서 마지막으로 할당된 변수를 가져오게 됩니다. 따라서 위의 구문의 T=A는 실제론 필요없는 구문이 된 것입니다. 이를 막기위해선 :=를 사용하는데.. 2021. 4. 23. [verilog] compile 없이 입력조건 변경 설계를 하다보면 simulation 조건만을 바꿔서 돌리는(regression)같은 작업을 할 때가 있는데 아래 블로그가 정리를 잘해놓아 공유합니다. donny.co.kr/wp/?p=231 [Verilog] 새로 컴파일하지 않고 테스트 입력/조건을 바꾸는 방법 Donny | Design, Simulation, Verification, Verilog donny.co.kr 2021. 4. 16. uvm study 기존 블로그에서 공부하려고 했을 때, 아무것도 모르는 초보자입장에서 하다보니 어려운 부분이 많이 있었는데 우연찮게 좋은 블로거를 만나서 직접만드신 책을 구입하였습니다. 앞으로 공부 좀 다시 해보도록 하겠습니다. 그보다 먼저 이전에 올렸던 leehc257.tistory.com/64 [vcs] vcs, verdi, systemverilog tutorial 강의 www.youtube.com/channel/UCie9pbYjNDqWhmpNz_l3b3Q KK SystemVerilog KK와 함께하는 System Verilog www.youtube.com sysnopsys에서 좋은 강의자료를 올려논 것 같아 공유합니다. leehc257.tistory.com 이 글보면 systemverilog 강의가 있는데 우선 다보.. 2021. 4. 11. 이전 1 2 3 4 5 6 7 ··· 12 다음
