[systemC] display sync signal gen

기존에 포스팅했던 내용을 기반으로 동일한 신호를 systemC를 이용해서 만들어 보겠습니다.

https://leehc257.tistory.com/18?category=896295 

[verilog] image 입/출력 설계

 

저번에 습득했던 module을 만드는 것을 이해했으면 위의 신호를 만드는 건 문제가 없을 것 같네요

 

이런 sync_gen module을 만들고 이를 instance로 호출하여 wiring만 아래 처럼 잘해주면

 

아래와 같은 파형을 얻을 수가 있습니다.

 

이제 image만 load해서 de_in 신호에 맞게 뿌려주면 되겠네요

 

그건 다음 포스팅에서~

 

※ 참고로 지금 순서가 verilog → systemC 순서로 되어있는데, 원래는 반대로 개발이 되어야 이득이 있습니다.

   SystemC의 개발 속도가 verilog보다 훨씬 빠르고 flexible하게 code 변경 대응이 된다고 하네요

   아직은 모르겠지만, 해외에서는 이런 개발 process로 진행된다는데, 국내에서는 SystemC를 얼마나 사용하는지 모르겠지만, 제가 다녔던 직장에서는 쓰는 분을 한명도 보진 못했습니다.(t-con설계라 그런가..)