verilog signed1 [verilog] $signed casting 사용 verilog를 사용하면 수많은 신호들을 선언하게 됩니다. 일반적으로 아래와 같이 선언을 하게 되면 신호들은 unsiged type으로 취급이 됩니다.(제 경험상 그렇더군요... 틀렸으면 댓글 부탁합니다) 위의 신호는 0~511까지의 값을 가지는 register가 되는 겁니다. 만약에 아래와 같이 선언을 하게 될 경우 같은 bit이지만 -를 표현할 수가 있게됩니다. 값의 범위는 -256~+255 까지 표현이 가능합니다. 예전에 signed arithmetic 포스팅에서 잠깐 언급했지만(저도 틀렸을수도 있어요...배우면서 포스팅중입니다) leehc257.tistory.com/8 signed arithmetic verilog 하면서 제일 헷갈리는게 signed arithmetic 인거같다 매번 할 때 마.. 2021. 1. 26. 이전 1 다음
