verilog floating point1 [verilog] 16bit floating point hdl 구현(adder) python에서 사용하는 weight나 bias는 전부 floating point로 구성이 되어있습니다 하지만 이를 그대로 hdl로 구현하기에는 불필요한 logic이 너무 클 것 같다고 생각하여 우선 fixed point로 해볼려고 했으나 이왕 하는 김에 floating point로 똑같이 설계해서 SW vs HW 결과값을 비교하는 걸 시작하려 합니다 1. floating point 구조 floating32는 너무 size가 클 것같아서 우선 floating16 spec 찾아보니 설계를 하려하고 찾아보니 아래와 같은 구조를 가집니다 sign bit 1 지수 bit 5 가수 bit 10 이걸 유효숫자 형태로 표현한다음에 더하거나 곱하는 식으로 하는것인데 인터넷에 설명된 자료는 대부분이 32bit 기준인데 .. 2021. 1. 26. 이전 1 다음
