language/Verilog

[vcs] coverage option 정리

파란하늘코더 2021. 4. 24. 18:19
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기존에 올렸던 포스팅을 보다보니 coverage option정리를 위해 포스팅을 합니다

leehc257.tistory.com/64?category=896295

 

[vcs] vcs, verdi, systemverilog tutorial 강의

www.youtube.com/channel/UCie9pbYjNDqWhmpNz_l3b3Q KK SystemVerilog KK와 함께하는 System Verilog www.youtube.com sysnopsys에서 좋은 강의자료를 올려논 것 같아 공유합니다.

leehc257.tistory.com


coverage compile command : vcs -cm "option"

coverage compile command : simv -cm "option"

 

※ option list

-cm line 설계된 code를 line 별로 touch check
-cm cond 하나의 조건문 안에서 여러 조건이 있을 때 각각이 해당되었는지 check
-cm fsm state를 모두 거쳤는지 check
-cm tgl 신호가 바뀌었는지를 check
-cm branch if else구문에서 조건에 해당하는지를 check
-cm assert assert 조건이 발생했는지 check
-cm_name "name" sim file name 지정

 

이 외에도 저장할 DB가 너무 크면 나누는 option 및 여러가지 option이 존재하지만 차근차근 사용하면서 익혀보는 걸 추천 드립니다.